晶振PCB布局设计规范与注意事项

晶体与MCU/SOC需要保持同层放置，同层走线，且距离芯片时钟引脚越近越好

 
MCU XTAL_IN / XTAL_OUT → 晶体的连接路径（如图红色线）越短越好。
推荐：MCU↔Crystal ≤5~10 mm；
可接受：≤12 mm；
尤其对于：

• 32.768 kHz RTC
• 低功耗 MCU
• 高精度时钟 
• 高温汽车电子 
• 高速 MCU/SOC 

不要为了 PCB “美观”而把晶体放远。

1. 晶体的XTAL_IN / XTAL_OUT 走线必须短

因为 XTAL 网络属于振荡器的高灵敏节点。
PCB 走线本身会增加：

• 寄生电容 
• 寄生电感 
• XTAL_IN ↔ XTAL_OUT耦合 ，一条线上信号上电压快速变化会通过寄生电容产生电流流向另外一条线上；
• 外部噪声耦合（同理）

而寄生电容会直接影响实际负载电容：

 
Cstray 包括 PCB分布电容及芯片的寄生电容，所以 PCB 走线变长，不只是“信号完整性”问题，还可能直接造成：
频率偏移→起振裕量下降→温漂变化→起振失败。

 
2. 两焊盘封装的晶体两条XTAL尽量对称走线

两条线路最好做到：

• 长度接近 
• 宽度接近 
• 走线环境接近 
• 过孔数量一致 
• GND 回流路径尽可能一致 

 
3. 接地电容需尽量靠近晶体

实际 PCB 中建议：Crystal、C1、C2 组成一个非常紧凑的小回路。减少寄生电容，避免增加电路损耗以及受高频信号干扰；

4. 接地电容GND回路必须短
减少环路面积，避免增加电路损耗以及受高频信号干扰；

5. 晶体下面是否需要铺地应参考搭配的IC要求
以 MCU/SoC 原厂 Layout Guide 为第一依据。不同芯片可能存在不同要求。
如果芯片厂家明确：Crystal bottom → GND，则在晶体下面铺地；
不要把某一颗 MCU 的 Layout 规则直接套到所有 MCU，GND 屏蔽可以降低 EMI，但同时可能改变晶体的寄生电容，因此最终仍需要结合具体振荡器进行验证。

6. 晶体周围不要走高速信号
避免数字信号尤其是时钟信号靠近晶体；多层 PCB 还应避免信号从晶体走线下方经过。

7. 晶体要包地即Guard Ring 
包地的作用：

• 降低外部噪声耦合 
• 降低 XTAL 信号向外辐射 
• 提供较稳定的 GND 屏蔽 
• 降低高速信号对振荡器的干扰

包地线不是“越大越好”,需要尽量紧凑并良好接地。包地线上要多打地过孔，让包地保持低阻抗。

8. 晶体的XTAL走线上放过孔换层走线
在XTAL上打过孔的影响：

• 增加寄生电感 
• 增加寄生电容 
• 增加回路面积 
• 破坏两条 XTAL 路径的对称性 

建议 MCU 与晶体之间采用直接走线，避免Via和不必要的急转弯，若必须换层，两条线过孔数应一致，附近应有地过孔提供回流，换层后参考地平面要连续。

9. 接地电容优先使用C0G/NP0 

C0G/NP0电容特点：

• 温度稳定性好 
• 漏电小 
• 电容量稳定 
• 电压系数小

不建议随意使用高温漂、高电压系数的介质。

10. 有源晶振的去耦电容必须靠近VDD引脚

XO 内部有振荡 IC，输出边沿会产生动态电流。
去耦电容应该靠近被供电器件，并提供短、直接的地回流；
去耦电容距离越远：

• ESL增加 
• 高频电源阻抗增加 
• VDD 噪声增加 
• Jitter 可能恶化 
• EMI 可能增加
   

11. PCB 边缘不要放晶体

避免处于机械应力、强噪声和高速信号密集区域，建议晶体距离板边3~5mm以上；

12. 晶体/晶振常见的10个PCB Layout错误

了解更多，欢迎联系应达利电子股份有限公司，专业研发，生产和销售高精度石英晶体谐振器、石英晶体振荡器等频率元器件，包含车规级晶振，自主材料封装SMCM系列，热敏晶体，32.768KHz低频音叉晶体，温补钟振TCXO，压控钟振VCXO，LVDS/LVPECL/HCSL/CMOS输出振荡器，可编程振荡器等，产品可广泛应用于5G，智能家居，智能穿戴，消费电子，汽车电子（符合AEC-Q100/200），通讯产业，医疗电子，安防行业，工业设备等行业。